MT48LC2M32B2B5-6A IT:J

MT48LC2M32B2B5-6A IT:J est une SDRAM SDR. Elle utilise une mémoire SDRAM de 64Mo et une mémoire vive dynamique CMOS haute vitesse contenant 67 108 864 bits. Elle est configurée en interne comme une DRAM quadri-banque avec une interface synchrone (tous les signaux sont enregistrés sur le front positif du signal d'horloge, CLK). Chacune des banques de 67 108 864 bits du x4 sont organisées en 8192 lignes sur 2048 colonnes sur 4 bits. Chacune des banques de 16 777 216 bits est organisée en 2048 lignes sur 256 colonnes sur 32 bits. Il prend en charge la latence CAS (CL) de 1, 2 et 3.

• Tension d'alimentation 3V à 3,6V (VDD, VDDQ)
• Configuration 2Meg x 32 (512K x 32 x 4 banques), compatible PC100
• Boîtier VFBGA 90 billes (8mm x 13mm)
• La fréquence d'horloge est de 167 MHz, rafraîchissement automatique
• Température d'utilisation de -40°C à 85°C
• Entièrement synchrone, tous les signaux sont enregistrés sur le front positif de l'horloge système
• Fonctionnement en pipeline interne; l'adresse de la colonne peut être modifiée à chaque cycle d'horloge
• Banque interne pour masquer l'accès à la rangée/temps de pré-charge
• Précharge automatique, inclut les modes de précharge automatique et de rafraîchissement automatique
• Entrées et sorties compatibles LVTTL